关于

关于我

南京大学在读，方向数字集成设计、LLM量化和硬件加速（算了，遇到什么学什么吧😰），人生小理想是n年后可以成为架构师[加油]。

这里记录学习过程中的笔记与心得（几乎无，不要期待）。

技术栈

Verilog SystemVerilog

联系方式

• yanghong.ee.nju@outlook.com
• github.com/yanghong7
• 网易云音乐

关于本站

基于 Hexo + Butterfly 搭建，部署于 GitHub Pages。